楷登电子(美国 Cadence 公司)今天宣布，其面向 TSMC N7、N6 和 N5 工艺技术 PCI Express（PCIe）5.0 规范的 PHY 和控制器 IP 在 4 行业第一次在月举行 PCIe 5.0 规范合规认证活动通过 PCI-SIG 认证测试。Cadence 经过充分测试，解决方案符合要求 PCIe 5.0 技术的 32GT/s 全速要求。该合规计划为系统级芯片评估提供了测试程序（SoC）设计的 PCIe 5.0 接口是否会按预期运行。

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面向 PCIe 5.0 技术的 Cadence IP 包括 PHY、配套控制器和验证 IP（VIP），系统级芯片设计主要用于高带宽超大规模计算、网络和存储应用。 Cadence 针对 PCIe 5.0 架构的 PHY 还有控制器系统，客户可以设计低功耗的系统级芯片，加快产品上市。

我们很高兴看到它 Cadence 面向 TSMC 全系列先进技术 IP 产品实现 PCIe 5.0 协议合规。”TSMC 设计基础设施管理部副总裁 Suk Lee 说：我们和 Cadence 持续密切合作将帮助客户满足严格的功耗和性能要求，并在此基础上 TSMC 加快芯片创新的先进技术带来的领先设计解决方案。”

符合客户验证的最低功耗 PCIe 5.0 规范的 Cadence PHY 和控制器 IP 让客户开发出极其节能的系统级芯片。Cadence 全球副总裁兼公司 IP 部总经理 Sanjive Agarwala 说:通过我们的多通道电影Epson代理在系统解决方案中，我们的客户可以看到，其目标应用程序相匹配的外观尺寸已经实现 IP 合规性。”

“面向 PCIe 5.0 规范的 Cadence PHY 以及控制器测试芯片 Xgig 在训练器和分析仪平台上进行的合规性测试表现良好，与之前的测试结果一致。”VIAVI Solutions 产品业务部高级副总裁兼总经理 Tom Fawcett 表示，“Cadence 超大规模的高带宽 SoC IP 他们处于领先地位，他们处于领先地位 PCI-SIG 合规活动的成功记录显示了他们对解决方案和整个技术的持续信心。”

英特尔致力于开放 PCI Express 全行业创新标准和严格兼容性测试。英特尔技术计划总监 Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示他们对 PCIe 5.0 和我们一起 12 代英特尔酷睿和第 4 可扩展平台互操作性的承诺代英特尔。”

“作为 PCI-SIG 长期成员，Cadence 为 PCIe 为技术的发展做出了巨大贡献。PCI-SIG 主席 Al Yanes 表示，“Cadence 积极参与合规计划，帮助促进合规 PCIe 架构的不断普及。

面向 PCIe 5.0 架构的 Cadence IP 支持 Cadence 智能系统设计（Intelligent System Design）该策略有助于实现先进的节点系统级芯片设计。面向 TSMC N7、N6 和 N5 工艺技术的 PCIe 5.0 设计套件现在可以授权和交付。面向 TSMC 先进工艺的 Cadence 全系列设计 IP 还包括解决方案 112G、56G、裸片到裸片（D2D）以及先进的存储器 IP 解决方案。